PCB设计中如何设计去耦电容
去耦电容的PCB设计
在印制电路板上，芯片-盘垫-走线所形成的环路电流所造成的电感则大得多。连接去耦电容到电源轨道的走线电感要比电容上的寄生电感明显要大。通常的经验数据是走线电感为10nH/in.。因此当其被安装到这种高电感的安装结构中，一个低电感电容的高频去耦性能会显著的降低。普通的表贴电容的ESL基本都是nH级的，而走线、焊盘设计所带来的寄生电感的增加要比电容自身的 ESL 明显得多。在现在的高频去耦应用中，最小化环路电感也是至关重要的。一种最小化环路电感的方式是减少环路区域的大小。对布局来说，将电源轨道走得越近越好，甚至是将电源轨道走在IC之下，这样就可以减少环路区域的面积。尽管如此，对高频去耦来说，其性能还是会受限于走线和电源轨道的电感。通过使用过孔在盘垫中的方式，环路电感还可以进一步的降低。
在最优的盘垫设计下，主导电感的是过孔和电容的高度。过孔就像是一个天然的电感线圈一样。过孔的电感值正比于其长度和直径。通过一个过孔（8mil）穿过60mil的电路板连接一个去耦电容能够增加1nH的电感。此外，电流传送的垂直距离会增加环路的大小从而增加电感量。最优的盘垫设计和最小化电容顶部到电源和地层的距离，这样和去耦电容相关的电感就被减到最小。
