东芝开发出/秒的128Mbit FeRAM
东芝开发出了数据传输速度达1.6GB/秒的128Mbit高速强介电体内存（FeRAM）。配备有高速DRAM标准——DDR2接口。东芝表示，“128Mbit是业界内非易失性RAM的最大容量。与原来最高速度的非易失性内存相比，此次实现的1.6GB/秒数据传输速度高达其8倍左右”。具体而言，配备了每个端子的最高数据传输速度为800Mbit/秒的16bit（×16bit构成）输入输出端子，整个芯片可实现1.6GB/秒的数据传输速度。外部时钟频率为400MHz。
此次开发的FeRAM的性能指标方面，电源电压为1.8V，访问时间为43ns，周期时间为83ns。东芝表示，目标是通过FeRAM实现以手机为代表的各种移动终端的主存，以及用于移动电脑和SSD的缓存等用途。其中，尤其有望实现的是SSD的缓存用途。目前，SSD的缓存使用的是DRAM，东芝的目的是以FeRAM取代DRAM，从而创造出更大的用户价值（参阅本站报道）。此次开发的技术在正于美国旧金山举行的半导体电路技术国际会议“2009 IEEE International Solid-State Circuits Conference（2009 ISSCC）”上，于当地时间2月11日在发表的论文中公布。
开发出可对电源进行细微调整的电源电路
为了提高数据传输速度，此次开发的FeRAM追加了预测到芯片内部供电不稳后能够进行调整的电源电路。而此前要高速传输数据时，由于消耗电流增加，内部供电不稳一直令人担忧。此次开发出了可预测供电不稳并对供给电源进行细微调整的电源电路。由此，可使电压迅速升至传输数据时所需的水平。利用该电源电路和FeRAM原有的、以低耗电量实现高速读写处理的特点，确保了配备DDR2接口时所要求的性能。
此次开发的FeRAM采用130nm工艺半导体技术制造，芯片面积为87.7mm2，缩小到了实用化水平。存储单元面积为0.252μm2。改进了该公司为实现高密度而自主开发的“Chain”结构，同时，为了避免此前单元面积缩小造成的信号量减少问题，采用了新架构。由此，提高了集成度，实现了128Mbit的大容量。
其中，改进Chain结构方面，此次为了控制微细处理造成的噪音增加，采用了可一边切换电路内相邻的两根电线一边使其轮流工作的方法。通过使同时工作的电线间总是隔一根电线，从而使夹在中间的固定电线成为降低电线之间干涉噪音的屏障。这样，即使推进微细化也可降低噪音，实现稳定工作，因此能够提高集成度。原来是由4根电线组成Chain结构，而此次改为由8根线组成，缩小了芯片面积。
另外，为了防止读出信号量减少，此次还采用了新架构。随着内存的小型化，位线缩短后，存储单元的最大存储量就会变小，结果导致传感放大器的读出信号量减少。为了解决这一问题，此次通过减少连接到一个传感放大器的存储单元数量，使其保持了与原来同等水平的读出性能。采用该方法后，虽然传感放大器的整体面积增加，但通过改进上述Chain结构，抵消了对芯片面积造成的影响。另外，还通过改进传感放大器的电路，使负荷减小，从而达到了可充分进行读出处理的200mV信号量。
