CADENCE推出高级时序签收分析系统
加州圣荷塞,2006年9月6日－Cadence设计系统公司（NASDAQ: CDNS）今天进一步拓展了Cadence® Encounter® 数字IC设计平台的功能,公布了 EncounterTiming System。这套新系统为客户提供了面向时序、信号完整性和功耗的统一视图和单一来源——从设计和物理实现,到最后的签收(Signoff)分析。它不仅满足了实现和签收分析的需要,前端设计团队还可以利用其全局时序调试功能,实现精确的根源分析和迅速的时序收敛,并且它还拥有着强大的图形用户界面。
通过Encounter Timing System,数字IC设计师可以克服不断缩小的工艺节点带来的困难,缩短上市时间、提高效率,将和信号完整性分析应用到设计流程的各个方面,并降低总生产成本。
Cadence Encounter Timing System具备了CeltIC® NDC领先的信号完整性(SI)分析和悲观剔除技术(pessimism removal)的全部优点,具备了达到签收质量的时序、延迟计算、电源完整性等功能,并且与Encounter Conformal技术紧密联结,以在设计流程所有阶段得到全局、系统级的时序视图。其它功能包括关键路径模拟、SPICE追踪、电迁移分析、统计时序以及计算功耗优化及低功耗设计架构的能力。
为了方便设计师识别和找到时序问题的来源,Encounter Timing System设计了强大的以图形为基础的时序调试功能,用于精确的根源分析和迅速的时序收敛。Encounter Timing System还支持第三方的格式,例如Liberty和SDC,并充分发挥了有效电流源模型（ECSM）的性能,这是业内第一个、也是唯一一个开放的、经实际生产证明的高级延迟模型格式。其结果是前所未有的可用性、可预测性以及与实现和分析的相关性,并且它兼容业内通用的设计流程,非常易于采用。
“我们与Cadence一起合作,在我们的65纳米级TSMC 参考设计流程 7.0中验证了Encounter Timing System的信号完整性、静态和统计时序分析功能。”台积电（TSE: 2330,NYSE: TSM）的设计服务市场部高级主管Ed Wan说,“如今设计师可以使用能在设计流程中具有一致性的高级时序,并同时解决时序、信号完整性和功耗的互相依赖问题。”
“我们依靠Encounter时序引擎对我们最尖端的设计进行时序优化和最终签收。”Atheros Communications（NASDAQ: ATHR）的设计工程师Tim Conners说,“Encounter Timing System是对我们的设计实现和签收流程的自然拓展,它的性能、贯穿流程的精确性,以及在时序和信号完整性签收方面卓越的可用性,让我们很自然地决定以其为标准。”
“我们用过多种严格的基准,发现Encounter Timing System在我们的数百万门级设计中达到了最高的性能和精确性。”Magnum半导体公司的设计经理Eka Laiman说,“我们很满意Encounter时序系统的易用性以及应用工程支持,它能够让我们进行迅速的转型和改进。Encounter时序系统非常适合我们的Cadence前端设计流程,加快了我们数字视频录像芯片的大批量上市时间。”
