测试技术发展趋势
??????IC测试、通信测试、网络测试和虚拟仪器的发展已出现一些新的势态。
???降低测试成本成为发展IC测试的首要目标
????对体积更小、功能更强的芯片的需求正推动IC产业的发展,同时也推动着IC设计和测试的发展。对于系统芯片（SOC）的测试,其成本已几乎占芯片成本的一半。根据英特尔公司副总裁提出的测试摩尔定律,未来几年,每一晶体管的硅投资成本将低于其测试成本。 因此未来IC测试设备制造商面临的最大挑战是如何降低测试成本。
??? 过去的集成电路主要分为模拟电路、混合信号电路和数字电路。１９９８年,称之为MACH-D的（即存储器、模拟、通信、高速总线和数字的英文缩写）系统芯片问世了。对这种电路的测试,将减少功能测试、更多地采用结构测试（即对采用可测性设计的IC进行测试）。采用结构测试,不用开发功能测试矢量,可以缩短测试开发时间,节省测试成本。采用内置自测试（即把测试电路设计在芯片或IP核中,通过内置测试电路对芯片或IP核的测试）也可大大缩短测试开发时间,降低测试费用,但必须加强IC制造、设计和测试开发人员的合作,将相关工具结合起来,才可使易于测试的器件更快投入生产。另一种降低测试成本的测试方式是采用基于故障的测试,即测试可能发生故障的部分,不测试不可能发生故障的部分。通过了解芯片的结构,在制造过程中,在可能引入失效机理的地方设计一些测试电路。这样既可保证较高的测试覆盖率,又能省时省费用。
????解决异步测试问题,需要制定IP核测试标准
????目前,设计人员设计系统级IC时,已广泛采用将不同的IP核集成在一起的方式。这样可大大缩短芯片的上市时间。将不同厂商的不同IP核集成到一个器件中可能遇到多个时钟问题。如果设计师采用PCI总线和Rambus总线,不同的时钟使并行测试这些IP核极为复杂。假如这些IP核的时钟呈整数倍关系,可选的测试方法有很多,但是遇到它们的时钟不呈整数倍时,则在同一测试设备中,需要多个时域。也就是被测器件的各引脚的工作状态处于异步状态,即一些引脚以６６MHz／s工作,另一些引脚以８００Mb/s工作。因此,半导体测试的下一步工作就是要解决这类异步测试问题。现在,各IP核供货商采用的不是同一种可测性设计策略,对被测IP核的接入方式也各不相同。因此,需要制定IP核接入标准和可测性设计标准。
???提高测试模拟IC的速度
????另一个要解决的测试问题是如何发展可测性设计、内置自测试和其它数字测试技术,以满足器件的模拟测试。从上市的时间的观点来看,这可能是关键问题。IC测试设备制造商能解决以Gb/s工作的数字电路和高速串行通信端口的测试问题。但测试混合信号器件中模拟部分的难度就很大。一些器件可能是数字器件,但具有模拟特性。如局域网接口电路。这种电路的测试很复杂、费时、难以实现。今后,IC测试设备制造商的另一个任务就是要提高这类器件的测试速度。
采用开放式结构,适应通信测试的需求
????通信测试仪器制造商正面临新技术、新标准和更短的产品寿命周期的挑战。许多通信设备制造商将向市场推出采用无线因特网等新技术的产品。他们一边推出新产品,一边设计性能更高的新产品。因此,它们需要测试仪器厂商提供易于升级的测试仪器,以适应采用最新技术的通信设备的测试需求。所以,这类通信仪器将广泛采用开放式结构设计、模块化和灵活的硬件与软件结构。
开发适应高速网测试的网络测试仪
