SoCENCOUNTER提供0.13微米层次化IC设计解决方案
CadenceDesign Systems日前发布了两种针对0.13微米及以下工艺IC设计的新产品,并宣布了三个成功客户设计案例。CadenceSoCEncounter是为规模至三千万门的大型片上系统（SoC）设计提供的从前端到后端完整层次化IC实现解决方案。Cadence First Encounter Ultra提供了虚拟原型、物理综合和全芯片层次化预布局及物理布局。Cadence已收到来自重要的SoC客户的订单并已交付Encounter产品,这些客户包括Agere Systems、CoSine Communications和ToshibaAmerica Electronic Components。
这两种新产品融合了SPCFirst Encounter的虚拟原型和层次化分块能力,Cadence Physically Knowledgeable Synthesis(PKS),以及Cadence CeltIC的信号完整性技术。First Encounter Ultra是专门为高端ASIC设计人员和使用第三方布线工具的客户而设计的,使得他们的设计能得到满足时序要求的布局信息。SoC Encounter提供了完整的层次化RTL-GDSII解决方案,融合了First Encounter与Cadence Silicon Ensemble-PKS(SE-PKS)的技术。
Cadence中国分公司总经理刘岩先生介绍了推出SoC ENCOUNTER的背景,其一就是Cadence基于迎合业界超大客户对于0.18微米、0.13微米新工艺的需求,配合最先进的IC设计技术;其二就是针对Synopsys收购Avant!的行动,采取了相应的措施,在去年12月收购了Silicon Perspective Corporation(SPC)公司,取得竞争的优势。SPC在虚拟原型方面有专长,SPC和Cadence的SoC实现工具结合在一起是面向最新设计的优秀解决方案,便于用户更快地完成大规模的芯片设计。
来自Cadence总部负责Encounter系列产品营销的总监Ashutosh Mauskar先生讲解了SoC Encounter的特点及主要功能。
带有虚拟原型的层次化片上系统设计流程
SoC Encounter采用层次化设计功能将芯片分割成多个小块,以便单独进行设计,再重新进行组装。SoC Encounter首先读入RTL或门级网表,并快速构建可准确代表最终芯片（包括时序、布线、芯片大小,功耗和信号完整性）的芯片“虚拟原型”。通过使用物理虚拟原型功能,设计师可以快速验证物理可行性并在逻辑上进行必要更改。
First Encounter能快速生成准确的物理设计“原型”,原型可以快速反馈芯片性能与完整可行的功能和物理层版图。采用这个物理原型,工程师在进行前端设计时就可以考虑到他们的实现细节对芯片性能和物理可实现性的影响。而且,后端工程师也能生成可以Signoff的经过优化的整体规划和布局;只需花费使用传统物理设计工具时的一小部分时间。
First Encounter同时提供全层次物理设计架构。它包括能自动生成模块（block）输入（如pin分配和时序预算）;生成顶层实现（如芯片级时钟树综合、电源设计和自动buffer插入）。如果与传统的模块实现流程结合,First Encounter提供一个完整的层次设计解决方案,可以自适应包含上百万门的设计和上百个宏单元的设计。
