用FPGA技术实现某新型通信设备中PCM码流处理
摘 要：本文根据FPGA器件的特点,介绍了应用FPGA设计某通信设备中PCM码流处理模块的一种方案。并就设计中遇到的问题进行了分析。
关键词：FPGA;RAM
引言
由于FPGA器件可实现所有数字电路功能 ,具有结构灵活、设计周期短、硬件密度高和性能好等优点,在高速信号处理领域显示出愈来愈重要的作用。本文研究了基于FPGA技术对PCM码流进行处理的实现方法。变换后的数据写入RAM,与DSP配合可完成复杂的信号处理功能。
设计方案
某新型通信设备中,在完成调度功能的板子上,需要进行PCM码流处理,实现串/并转换、m律编解码以及产生地址等功能。
功能模块的组成
模块结构如图1所示。PCM码流被送入FPGA,进行并/串转换、串/并转换、地址码产生和时序控制信号产生,由线性/m律、m律/线性转换完成PCM码流到RAM中线性数据及RAM中线性数据到PCM码流的转换工作。标准JTAG接口供与PC机并行口相连 ,用于下载设计数据至FPGA中。
由于本设计的电路规模并不十分大,所以采用了原理图和硬件描述语言相结合的混合方法来设计。
设计实现
设定FPGA接收到的PCM码流为32路调度用户数据。
1. 首先要完成串/并转换使串行码流变成8位并行输出数据,根据话音分布特性再将这8位线性数据以m律转换成16位数据。同时产生地址并将变换后的数据写入RAM送给DSP处理。FPGA的功能框图如图2所示。
计数器CB8CLE的时钟及锁存器X74-273的时钟CS1等都通过FPGA实现。数据的线性与m律的相互转换是运用ABLE语言描述实现的。程序如下：
Declarations
INN7..INN0 PIN;
INN = [INN7..INN0];
OUU15..OUU0 PIN istype 'COM';
OUU = [OUU15..OUU0];
A = [INN6,INN5,INN4];
B = [INN7..INN4];
Equations
WHEN((A==0)&amp;(B<8)) THEN OUU=[0,0,0,0,0,0,0,0,0,0,0,INN3,INN2,INN1,INN0,0];
WHEN((A==0)&(B>=8)) THEN OUU=[1,1,1,1,1,1,1,1,1,1,1,!INN3,!INN2,!INN1,!INN0,1];
……
test_vectors
([INN7..INN0]-> [OUU15..OUU0])
^B00001000->^B0000000000010000;
^B00010100->^B0000000001010000;
^B00101010->^B0000000011010000;
……
end WE00
2. DSP处理完16位数据后,以m律解码成8位线性数据,最后完成并/串转换送回处理过的PCM码流。同时送出地址。功能框图如图3所示。
3. 数据准备好后,写入RAM及从RAM中读取数据所需要的读/写信号、片选信号也由FPGA产生。
4. 模块提供了2MHz的时钟晶振和FRAM帧同步信号。设计将2MHz作为FPGA的工作时钟 ,经分频器X74-163进行2分频、4分频和8分频后产生作为并联输出的8位取数触发时钟CS1。同理可产生经DSP处理后的、将并行8位数据转换回8位串行数据的取数触发时钟CS2。逻辑图及触发时钟波形图如图4、图5所示。
5. 在FPGA内部,FRAM帧同步到来后 ,打开计数器开始计数 ,并将计数结果作为地址送入外接RAM等待DSP读取。这样,数据就可与相应的地址一同被送入RAM中,而不会出现错位的现象。此处应注意：FRAM到来后,来第一个用户数据,计数器要先置数产生地址,装入相应的数据。而这个数据并不是第一个用户的数据,而是此刻以前的数据,即第32个用户数据。所以地址置为31(共有32个地址,设为0~31)。
