高动态扩频接收机中数字匹配滤波器的FPGA设计
摘要：本文介绍了一种高动态扩频数字接收机中数字匹配滤波器的原理和其基于FPGA的实现方法。改进的数字匹配滤波器的资源消耗仅为折叠匹配滤波器的一半,本文提出的方法适用于高动态环境下扩频信号的长伪码快速捕获。
针对基于PCM-CDMA-DS/BPSK的扩频系统,采用TI公司的C6000系列DSP和Xilinx公司开发的Virtex-Ⅱ系列FPGA来实现高动态接收机,可以简化系统设计、提高系统的稳定性并缩短开发周期。系统采用的是码长为1023的GOLD码,要求单次捕获时间≤0.2秒。在高动态环境中,由于高速相对运动会引起较大的多普勒频移,扩频伪码的捕获必须同时对信号进行时域和频域的二维搜索,给扩频伪码相位的初始捕获增加了难度,为了满足单次捕获时间≤0.2秒的要求,本系统采用数字匹配滤波器实现扩频伪码的捕获,因为数字匹配滤波器捕获技术能够极大地缩短捕获时间,它搜索每个相位的时间仅为1/N个数据码元。同时,由于采用的是码长为1023的GOLD码,需要占用很多的芯片面积资源,为了减少硬件资源消耗,本系统采用了对数字匹配滤波器进行优化的方法。
数字匹配滤波器的结构
数字匹配滤波器是以本地的扩频码作为数字FIR滤波器的抽头系数,对接收到的信号进行相关滤波,将输出的结果送入门限判决器进行门限判决,如果结果超过了判决门限,表明此时本地的扩频码与接收到的扩频码序列相位同步。
图1 M=4的折叠匹配滤波器
数字匹配滤波器的实现有很多种方法,比较节省资源的是折叠匹配滤波器(Filter Folding)。折叠匹配滤波器是改进的倒置型匹配滤波器。M倍折叠匹配滤波器的工作原理是将整个相关运算分为M段进行, 前段运算结果参与到后一段的运算中,并且采用较高的处理速率,从而减少硬件资源消耗。M倍折叠匹配滤波器的工作时钟为传统数字匹配滤波器的M倍,硬件资源的占用率约为原来的1/M。下面以采用4倍折叠,256个抽头的折叠匹配滤波器实现1023码长、4倍过采样的PN码为例,其硬件实现如图1所示,其中,Tclock为系统时钟周期。
从图1可以看出,加法器和其中的时延单元是整个电路中资源消耗的重要部分。为了进一步减少硬件资源的消耗,本文采用图2所示的方法对数字匹配滤波器进行改进。由于本地码长为1023,不能被4整除,采用本地码序列最后一位进行补“零”处理。这样,匹配滤波器工作时,将1024个采样数据与补零后的本地码进行相关运算。
图2 所示的匹配滤波器是在简单匹配滤波器的基础上进行改进的,它也是由移位寄存器组、乘法器和多输入加法器等组成的。折叠匹配滤波器的延时单元在加法器链中,而改进后,匹配滤波器的延时单元在输入端。另外,改进的匹配滤波器码序列与实际的码序列方向相同,所以它不是倒置型的匹配滤波器,但码序列存放格式仍为折叠式。其系统时钟应为采样数据速率的4倍。
图2 改进的数字匹配滤波器
图3 SRL16中数据的存储格式
