控制漏电流需要多方位出击（图）
专家们认为,功率控制类似于体重控制,它需要一个全盘计划。随着90纳米及90纳米以下工艺晶体管的栅极泄漏可与亚阀泄漏(sub-threshold leakage)相比拟,功率控制问题的严峻程度急剧增加。据Cadence估计,90纳米节点上晶体管的泄漏大约是采用标准电压的130纳米晶体管的40倍。因此,在工艺、芯片设计和系统架构等所有前端方面都有大量工作要做。
在工艺前端,技术人员致力于改进氮化氧介质的同时,也在努力寻找一种高k介电材料,在保证量子隧道效应受控的同时,使性能调节回正常状态。在工具方面,EDA供应商则正在开发功率优化设计方法,以便更易于使用多个电压域和其它功率节省技术。此外,在架构方面,计算机科学家在设法通过处理器资源的划分来限制功率,使线程和微分区(micropartitions)分配的处理器周期刚好够处理眼前的任务。
Freescale半导体公司工艺开发经理Mike Mendocino表示,业界的基本方针是优化Ion/Ioff曲线,使得工艺节点从130纳米到90纳米,都能保持泄漏恒定,同时“尽可能地多地增大驱动电流。”
Mendocino称,对Freescale的手机芯片组而言,静态泄漏电流是主要问题。而对该公司的高性能网络处理器,动态和静态功率都很重要。
不少人认为,对于这一问题来说,自己拥有晶圆厂的大公司具有一定的优势,因为设计人员可以和技术人员一道,来提出将泄漏减至最小的方案。
这听起来似乎很容易,Mendocino指出：“工艺技术的开发远早于流片阶段,我们必须越来越多地与设计人员合作,以使工作能尽早开始。我们都知道总体功率问题很重要,但我要说的是,在有关如何选择技术来影响泄漏的预测能力方面,我们一直都对自己深感满意。”
“虽然有这么多的泄漏源,但我们在基础技术中也有许多办法能够相应解决。”美国半导体开发联盟(SEMI)的IBM代表兼该联盟前端工艺规划总监Raj Jammy表示,“我们必须认真考虑其设计部分。”
SEMI联盟及其成员公司正把更多的重点放在大块器件的结点改进上面,采用毫秒级的极短退火时间来激活硅晶格无扩散的掺杂。快速退火温度高达1,100度,而在极短的持续时间内还更高。Jammy说：“激光退火正在兴起,并将被考虑用于下一批即将来临的技术节点。至少从理论上看它能够限制结点处的泄漏。”
Cadence公司高级产品行销经理Anand Iyer表示,有许多方法可用来解决泄漏问题。不过,这些方法必须以一个整体方案的形式相互联接起来。他说：“我们认为,功率控制必须成为整体方案的一部分。我们必须通盘考虑整体方案的每一个步骤,而并非只关注其中的某几个。”
在自己的专业领域内,Cadence、Synopsys以及其它EDA公司正在致力于开发从寄存器传输级(RTL)到签出(signoff)的整个设计流程,通过求助于晶圆厂和关键客户来共同优化低功率方法学。
Iyer提到,有些客户利用片外功率控制来实现设计,在这种情况下,电源层(power planes)始终是开启的。根据芯片上被开或关模块的数量来进行设计,可能需要更多的功率,并造成封装成本的增加。
“更有效的高性能设计办法是增加片上开关,”他提到,“各公司正在研究如何采用一种精巧的方法来关断电源。代价是内部开关可能使芯片面积增大20-30%。”
台积电已在其6.0版参考设计流中增加了内部功率门控(power gating)技术,Iyer透露,在这种技术中,有一圈可按需要关断的开关被排放在相关模块周围。
随着功率门控技术的使用越来越广泛,这种方法必须调整以使布局和时钟综合步骤都能够意识到功率问题。综合期间,应该把时钟使能信号保持在时钟树的最后阶段,“要尽可能不影响时序,”Iyer表示。
使用功率门控时,系统需要某种形式的状态保存,比如查询数据并送到RAM,当系统重新被唤醒时,再将其取回来。而对于一些关键业务应用,相关单元的存储器状态必须保持不变,在这种情形下,需要一个保存触发器(retention flop)来把相关位码存储在一个表中。这样,当系统被唤醒时,就可能极快地恢复这些位码,Iyer解释道。
“当设计人员使用这些技术时,他们必需有一个明确的目标,”他提出,“他们应该先搞清楚,自己的电源数目是多少,然后才尽可能细地搭建技术,以实现目标。他们还需要知道,通过利用某种技术,在功耗改善方面获得了多少收益,以及采用这样一种技术出现的困难大概有哪些。”
验证方面的挑战
