3D-IC设计者希望制作出高深宽比(HAR>10:1)硅通孔(TSV)，从而设计出更小尺寸的通孔，以减小TSV通孔群在硅片上的占用空间，最终改进信号的完整性。事实上，当前传统的TSV生产供应链已落后于ITRS对其的预测。以干法和湿法工艺为基础的传统解决方案把那些专门设计应用于MEMS或双嵌入式的昂贵的工具转而应用到工艺窗边缘或工艺窗外部的工艺处理中。这样做的结果要么影响产品的性能，要么使工艺占有成本高得无法接受。当AR>5:1时，PVD薄膜会变得不连续；由于使用纳米喷涂工具，电离PVD或ALD的成本变得极其昂贵。

当前，采用一种纳米技术解决方案可实现HAR>20:1的结构，而成本只占传统工艺的一部分。这种工艺被称为电接枝技术（Electrografting），通常要沿着TSV的内壁形成表面活性共形膜。这种膜比较薄，具有连续性和粘着性，且十分均匀。这项湿法工艺使用标准电镀工具，具有极高的成本效益。

TSV对3D-IC设计的影响

虽然把TSV融入主流半导体工艺还需要解决一些技术难题，但研究TSV对3D-IC设计流程的影响却十分必要。总的来说，TSV技术革新受到性能和功能进步等设计要求的带动，相反，多芯片模块(MCM)解决方案受到技术进步的推动，却一直不被主流技术所接纳。因此，通过简要讨论3D-IC的设计问题可以对SAR TSV技术的主要推动力进行深层次分析。

我们的研究实例是一个移动通信应用的新型CPU子系统，在堆叠封装(PoP)结构中包含一个ARM11基微处理器、一个2Gb NAND存储芯片和一个1Mb DRAM芯片，带有500个I/O引脚，其中一半用于电源和接地的布线。此外，需要大约80个内部连接把三个IC连接到PoP中；这样，信号I/O的总数为330。采用低功率65nm技术制作的用于最新智能电话的三星S3C6410就是这种CPU子系统的典型实例。

为了对这一实例进行分析，我们设计了一个这种子系统的3D-IC堆叠，并使用TSV技术把3个芯片连接起来，其中小型低功率微处理器位于堆叠顶部，两个存储IC位于下部。虽然从功耗的角度来看这种安排并不一定十分理想，但考虑到对微处理器的低功耗和小尺寸要求，这种选择就显得比较合理了。当然也可以使用其它结构，不会影响从这一范例获得的结论。

让我们详细介绍一下微处理器的相关技术参数，并做出以下假设：IC尺寸为8×8mm，#信号TSV为330，#电源和接地TSV为660 （经验数据：是#信号 I/O的2倍），晶圆成本/mm2为0.10$。

假设共有1000个TSV，通孔密度可达16TSV/mm2。这样就可以计算出1000个TSV在IC上的空间占用情况。对深宽比分别为5:1、10:1和20:1的三种TSV进行了比较，前提条件是使它们保持相同的通孔深度和相同的禁用区标准。表1概况了所有相关数据并说明了硅片的实际占用情况。

表1清楚地表明了高深宽比TSV对缩小硅片面积的重要影响。节省的硅片面积随TSV深宽比的增大呈指数增长，随TSV密度的增大呈线性增长。换而言之，电接枝技术使TSV深宽比增大了3倍，使单位面积TSV的数量增加了8倍。在当前的范例中，采用深宽比为20:1的TSV取代5:1的TSV将使每个晶圆的成本收益达到731$。

信号完整性

不断缩小TSV的直径可能使信号完整性下降，这是它的不利之处。通孔排列得越紧密，串扰和其它寄生效应就会变得越明显。这个问题应当属于设计技巧的范畴，而TSV工艺限制却不属于设计问题，而应当属于设计最佳实践。举例来说，由于对TSV数量的要求不断增多，设计者便把许多TSV用作信号通孔周围的接地屏蔽。通过合理排列TSV，使每个TSV传送不同的信号， 9个小尺寸TSV的传输特性优于 1个大尺寸TSV（图1）。