雷达信号处理中的Adsp-TS101性能分析及其应用
Adsp-TS101性能比ADSP21160有显著提高，且与之兼容，使得以ADSP21160开发的产品升级快速、简捷。Adsp-TS101是64位处理器，工作在250 MHz时钟下，可进行32位定点和32位或40位浮点运算，提供最高1500 MFLOPS(Millions of floating-pointoperations per second，每秒执行百万次浮点操作)的运算能力;内部具有6 M位双口 SRAM，同时集成了I/O处理器，加上内部总线，消除了I/O瓶颈。此外，Adsp-TS101适宜多处理器结构，内部集成总线仲裁，通过链路(1ink)12I和外部(external)口可支持并行处理器，而不需任何附加逻辑电路，每一个处理器可直接读写任何一个并行处理器的内存。本文简要介绍其性能、应用特点及芯片内部的系统结构和功能框图，给出Adsp-TS101的一种典型应用，并说明DSP的电源供电和功耗的计算方法。
1 Adsp-TS101的主要性能
Adsp-TS101的主要性能如下：
采用TigerSHARC结构，具有3条独立总线用于取指令、取数据、不间断I/O;
指令周期4 ns，工作时钟250 MHz;
单指令流多数据流(SIMD)提供两个运算单元，每个有一个算术逻辑单元、乘法器、移位器、寄存器组，可同时在两个运算单元上进行同一指令下对不同数据的32位操作;
提供最大1 500 MFLOPS运算能力;
片内6 M位双口SRAM，允许CPU、Host和DMA的独立存取;
有14个DMA通道，可进行内存和外存、外设、主处理器、串(serial)口、链路(1ink)口之间的数据传输;
有2个数据地址发生器(IALU)，允许取模和按位取反操作;
片内集成I/0处理器、6 M位双口 SRAM，具有串行、连接、外部总线和JTAG测试口，支持多处理器结构;
并行总线和多运算单元，使单周期可执行1次算术逻辑运算、1次乘法、1次双口SRAM的读或写，以及1次取指操作，CPU与内存之间可进行每周期4个32位浮点字的传输;
簇式多处理器最高可支持8个TigerSHARC Adsp-TS101。
Adsp-TS101性能测试如表1、2所列。
2 Adsp-TS101的系统结构框图和功能简介
图1为ADSP一TSl01的系统结构框图。由图可见，Adsp-TS101包括PEX、PEY两个运算单元，每一个浮点运算有一个算术逻辑单元、乘法器、移位器、32字寄存器组。另外，算术逻辑单元、乘法器、移位器为并行排列，可进行单周期多功能操作，如在同一机器周期中算术逻辑单元和乘法器可同时进行操作。
当数据在存储器和寄存器之间传递时，IALU提供存储器的地址。每个IALU有一个算术逻辑单元、32字寄存器组。
程序控制器包括指令队列缓冲器(IAB)和分支目标缓冲器(BTB)。Adsp-TS101既有4个外部中断IRQ3～O，也有内部中断。
3条128位总线提供高的宽带连接。每个总线允许每个周期4条指令或4队列数据进行传输。外部口和其他链路口的片上单元也用这些总线访问存储器。在每个周期仅能访问一个存储器块，故DMA或外部口传输与处理器核在访问同一块时必须进行竞争。
片内6 M位SRAM，分为3个(M0、M1、M2)128位宽的2 M位的块，可组合构成数据、程序存储器，每个SRAM与两个总线相连，允许单周期内完成和CPU之间4个数的传输。
外部口支持与片外存储器、主机(host)及8片Adsp-TS101的多处理器接口。外部口支持同步、异步及突发式存取。
Adsp-TS101提供了4个链路口，每个链路口是8位双向口，与SHARC DSP口不兼容。
DMA控制器支持独立于处理器的后台零等待数据传输。14个DMA通道分别与外部口(4)、链路(1ink)口(8)，autoDMA寄存器(2)相连，外部总线可采用8/16/32/64位字长进行DMA操作。此外还有JTAG测试口及片内仿真。
串口支持250 Mb/s的收发独立的同步传输。
具有IEEE JTAG标准1149.1测试口和片内仿真。
27 mm×27 mm或19 mm×19 mm PBGA封装。
内部ADD1.2 V，外部ADD3.3 V。
3 Adsp-TS101的典型应用
根据ADSP-TS101的系统结构特点，给出Adsp-TS101在雷达信号处理方面的典型应用，如图2所示。信号处理机主要由以下几部分组成。
