一种低功耗64倍降采样多级数字抽取滤波器设计
摘 要：经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源，文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成，在保持∑- ΔADC转换精度的约束下，实现了最大程度降低系统功耗与面积的设计目标。在多级级联积分梳状（CIC）滤波器的设计中，充分运用置换原则以优化各级级数并采用非递归结构实现方式，同时将多相结构运用到补偿滤波器与半带滤波器中，获得电路功耗与面积的明显降低。将∑- Δ调制器输出信号作为测试激励，通过Matlab系统仿真、FPGA 验证与FFT信号分析，得到的输出数据信噪比达到15bit 有效位数精度，且系统速度满足要求。
1 引言
∑-△调制器与数字抽取滤波器是∑-△ ADC 实现16bit 以上精度的关键电路模块。∑-△调制器依靠过采样与高阶闭环负反馈控制实现的噪声整形技术，将基带内的量化噪声搬移到高频段，而数字抽取滤波器则将带外高频段的噪声加以滤除，同时将输出频率降低到输入信号的奈奎斯特采样频率，最终实现对输入信号高精度的模数转换。
由于采用过采样技术，∑-△ ADC 对输入信号带宽有一定限制，比较适合低频信号的模数转换。
以音频信号44kHz 的奈奎斯特采样频率为例，在64倍的过采样率下，即输入采样频率为2.816MHz，4阶∑-△调制器可实现16bit 的转换精度；输出PDM信号经* 倍降采样数字抽取滤波器的处理后恢复初始信号的奈奎斯特采样频率。为保持S - Δ调制器的精度性能，数字抽取滤波器的通带截止频率应为20kHz、阻带起始频率为24kHz、阻带衰减最小为80dB、通带纹波为± 0.01dB、ADC 有效位数大于15bit。
∑-△ ADC 的精度和转换速度由∑-△调制器决定，其中∑-△调制器的阶数、过采样率等参数直接决定了ADC 的分辨率，一般只需小规模的数模混合电路即可实现，面积小且功耗低。用于滤除量化噪声的数字滤波器，为维持调制器的高分辨率就必须具有一定量的阻带衰减与很小的纹波，导致数字滤波器的阶数过大，并直接导致硬件消耗与功耗的显着增加。
本文针对高精度数字抽取滤波器IP电路，进行低成本与低功耗设计技术研究。在给定指标约束下，通过对CIC 抽取滤波器结构的改进，同时将多相结构应用到补偿滤波器和半带滤波器中，获得比经典结构在硬件消耗与功耗上明显的降低。
2 经典 CIC 滤波器结构
