时钟发生器内置锁相环电路，从32.768kHz时钟产生38.4MHz时钟，可减少音乐播放器等设备的功耗。

　　内置锁相环电路，从32.768kHz时钟产生38.4MHz时钟。

　　输出时钟特性

　　-周期性抖动: ≤ 15 psec rms

　　-相邻周期抖动: ≤ 20 ps rms

　　-时间间隔错误: ≤ 1 ns rms

　　可减少音乐播放器等设备的功耗。

　　-时钟发生过程中的电流消耗: ≤ 1.5 mA

　　-待机模式下的电流消耗: ≤ 1 ?A

　　1、应用领域趋向PC
　　PC一直都在利用时钟发生器来提供多个基准频率并对EMI加以抑制，而且，大多通过编程实现了一定程度的灵活性。除了PC以外，时钟发生器的应用领域正在逐步扩大。

　　嵌入式计算机生来就是时钟发生器的使用者。嵌入式计算机的实例包括打印机、家用电视游戏机、电缆和DSL调制解调器、机顶盒和汽车导航装置等等。和PC一样，在这些系统的设计中，系统成本是需要考虑的最为重要的因素之一。设计师们发现，高级的扩频时钟发生器能够使峰值EMI降低14？20dB。这样就可以取消许多屏蔽元件并往往能够将系统所使用的印刷电路板减少到4层。

　　时钟发生器还在许多手持式设备（比如数码相机）中得到应用。数码相机需要一个非常精确的基准信号来用作其传感器的取样时钟。设计师必须保证其采用的时钟发生器具有0ppm误差、低长期抖动和低边带噪声特性。除了性能的方面的考虑之外，用于手持式设备的时钟元件还需具备低功耗特性。设计师不得不选用具有低待机电流和低电压摆幅输出的时钟发生器。

　　在服务器和数据通信设备中，时钟发生器被用来生成许多基准定时频率。作为系统有效性确认的一部分，常常让设备经受频率安全性测试――故意使系统工作于一个异常高的频率条件下，以确定系统定时容限。在这种情况下，处理器将连续不断地对时钟发生器的寄存器值进行更新，以缓慢增加其输出频率。时钟发生器中的PLL必须具有足够低的环路带宽以避免在其输出中发生频率突变。该技术还被许多PC时钟所采用，以使最终用户能够选择对处理器进行“全面定时”。