高速可编程时钟芯片ICS8430的应用
摘 要: 为了解决高速数字系统中存在的时钟精度、稳定度不高的问题， 提出了用ICSI公司的通用时钟芯片ICS8430作为时钟源的方法。首先比较了常用高速时钟的产生方法， 接着详细介绍了ICS8430的结构与功能， 并用VHDL语言编写了并行模式和串行模式下的控制程序。串行控制程序采用存储波形移位的方法， 具有一定的通用性。最后给出了该芯片的典型布局。所有设计已经在工程实践中得到应用， 取得了良好效果。
1 引 言
在高速数字系统中， 时钟的精度往往对系统性能有重要影响。实际设计电路时常见的时钟设计方式包括以下几种， 它们各自有其优缺点:
( 1) 直接由单片机/FPGA /DSP等数字器件产生。这种方式中， 时钟实际是由这些数字器件外接的晶振经过器件内部的倍频电路或者锁相环电路产生， 由于数字器件对时钟抖动并不敏感， 故其内部产生的时钟精度并不高， 通常的抖动都有几百ps至数ns， 这种时钟抖动往往会极大制约系统信噪比的提高。
( 2)由锁相环系统产生。锁相环系统自身是一个反馈系统， 故在产生高频信号上有自身的优势: 频率漂移小， 频谱纯度高。锁相环的时钟精度是由一系列器件:PLL、VCO、环路滤波器等共同决定的， 只有整体设计全部达到要求， 锁相环才能实现高精度的时钟输出。这就对电路设计提出了很高要求， 也增加了调试和维护的难度。
( 3)由专用时钟芯片产生。专用时钟芯片通常是把锁相环， VCO， 环路滤波等电路集中在一个芯片内， 通过简单的数字控制信号就可以产生各种不同频率的时钟信号， 既有数字电路的控制简单， 调试方便的特性， 又有锁相环电路高精度， 低抖动的优点。
接下来将详细介绍一种高速可编程时钟芯片 ICS8430， 分别对其性能、功能和使用进行了阐述， 并给出了示例。
2 ICS8430的性能
ICS8430是一种通用的、双差分LVPECL 电平输出的高速可编程时钟。采用3. 3V 供电， 内部VCO工作在250MH z到500MHz。当使用16MHz晶振作为输入时， 最小时钟步进可达1MH z。ICS8430还具有以下特点: ! 在单芯片中集成整个锁相环系统和时钟扇出系统， 外围器件只要一个晶振; ? 可以选择使用测试时钟或晶振作为输入; # 两路差分3. 3VLVPECL时钟扇出; ?输出频率范围20. 83MH z至500MH z可调; % 内部VCO 和外部时钟输出参数可以通过并行和串行两种模式进行配置; &RSM 周期抖动: 6ps(最大值) ， 周期间抖动: 30ps(最大值) ;? 锁相环最大锁定时间: 1m s。
3 ICS8430的引脚与功能描述
3. 1 ICS8430的引脚功能
3. 1. 1 ICS8430的引脚图
ICS8430采用32 脚LQFP封装， 引脚图如图1所示。
3. 1. 2 ICS8430的引脚说明
● M0: M8: M 除法器值输入。输入数据在nP_LOAD由低到高变化时锁存。LVCMOS /LVTTL 接口电平。
● N0: N2: 输出除法器的值。LVCMOS /LVTTL接口电平。
● TEST: Test输出， 由串行操作模式激活， 并行操作模式下输出为低， LVCMOS接口电平。
● FOUT1 /nFOUT1: 差分时钟输出， 3. 3VLVPECL接口电平。
● FOUT0 /nFOUT0: 差分时钟输出， 3. 3VLVPECL接口电平。
●MR: 主复位， 高电平有效， 当逻辑高电平时，内部的除法器复位， 从而导致FOUTx 变低及nFOUTx变高; 当逻辑低电平时， 内部除法器和输出除法器开启。MR 的置位不会影响加载后的M 和N， T 的值。LVCMOS和LVTTL接口电平。
● S _CLOCK: 串行数据时钟， 串行输入数据在时钟的上升沿输入移位寄存器。LVCMOS /LVTTL接口电平。
