DDR SDRAM与SDRAM的不同主要体现在以下几个方面：

　　(1) 初始化。SDRAM在开始使用前要进行初始化，这项工作主要是对模式寄存器进行设置，即MRS。DDR SDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDR SDRAM在MRS之前还增加了一个扩展模式寄存器设置(EMRS)过程。这个扩展模式寄存器对DLL的有效与禁止、输出驱动强度等功能实施控制。

　　(2) 时钟。前面介绍SDRAM时已经看到，SDRAM的读/写采用单一时钟。在DDR SDRAM工作中要用差分时钟，也就是两个时钟，一个是CLK，另一个是与之反相的CK#。

　　CK#并不能被理解为第二个触发时钟(可以在讲述DDR原理时简单地这么比喻)，它能起到触发时钟校准的作用。由于数据是在CLK的上下沿触发的，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求对CLK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CLK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用(CLK上升快下降慢，CK#则是上升慢下降快)。而由于上下沿触发的原因，也使CL＝1.5或2.5成为可能，并容易实现。

　　(3) 数据选取(DQS)脉冲。DQS是DDR SDRAM中的重要信号，其功能主要用来在一个时钟周期内准确地区分出每个传输周期，并使数据得以准确接收。每一块DDR SDRAM芯片都有一个双向的DQS信号线。在写入时，它用来传送由北桥发来的DQS信号；在读取时，则由芯片生成DQS向北桥发送。可以说，DQS就是数据的同步信号。

　　(4) 写入延时。在写入时，与SDRAM的0延时不一样，DDRSDRAM的写入延迟已经不是0了。在发出写入命令后，DQS与写入数据要等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间。

　　为什么会有这样的延迟呢？原因也在于同步，毕竟在一个时钟周期内进行两次传送需要很高的控制精度，它必须要等接收方做好充分的准备才行。tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接收有误，太长则会造成总线空闲。tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。