高性能低功率turbo编码器IP核
这三种IP核都以可综合的VHDL或Verilog提供,利用Artisan Components公司的TSMC 0.18微米标准单元库进行了验证。它们还配有周期精确和位精确的ANSI C++或SystemC模型,可以进行高速的系统级芯片验证。
这些IP核还可以高级C++提供,并连带Adelante的AIRT Designer IP生成工具,让有特殊应用需求的用户生成自己的定制版本。
Turbo编码器的HDL版本包括22890个门,1K字节单端口SRAM,最大系统时钟频率为200MHz。Turbo解码器的HDL版本包括45300个门,6.3K字节单端口SRAM,最大系统时钟频率为150MHz。全双工的turbo编解码器包括45600门,使用6.3K字节SRAM,最大系统时钟频率为150MHz。对于需要执行编码及解码（包括单独执行或同时执行）的应用,turbo编解码器比turbo解码器只多用了300门,因而效率很高。需要turbo编解码器的应用包括基站SoC,对称DSL系统,定制的点对点连接,以及使具有因特网访问功能的终端以同样的速度上传或下载图象、音频文件。
几种正在发展的通信标准如3GPP,turbo编码需要有每秒进行10亿次运算（1GOPS）的能力,最快的DSP处理器也无法实现。即使假定有这种能力的处理器,用于便携式产品如手机或无线PDA,因功耗太大,产生的热量足以损坏终端产品。研制一种系统级芯片使它的功耗低而且具有足够的实现turbo编码的处理能力,唯一现实的办法是采用高度优化的、专用的加速IP核,Adelante发布的这些IP核就属于这种类型。它的优点还体现在以下几方面。
单周期执行MAP提供多次迭代和更高的精度
Turbo编码器利用两个交织编码的流执行纠错。第1个数据流是按照发送顺序的输入,第2个数据流是交织后的输入。对于每个数据流都使用一个MAP（极大后验概率）解码器计算每一个原始传输位是1或0的概率。把一个MAP的这些概率值馈送给第2个MAP,增加了纠错的精度。执行更多的解码迭代可进一步增加纠错精度。
