A｜RTDesigner新添自动生成周期精确与位精确的模拟模型的能力
Adelante Technologies(即以前的Frontier Design)6月18日在美国拉斯维加斯的第38届DAC会议与展览上宣布,它的A｜RT Designer工具软件最近增加了可从行为C/C++代码软件自动生成周期精确与位精确的模拟模型的能力。
A｜RT Designer是系统结构探索和综合工具,设计人员利用它可以从C语言表示的算法出发,交互式地得到优选的硬件架构。它不仅可以生成Verilog或VHDL RTL描述,而且,现在还可以自动生成周期精确与位精确的C语言模拟模型,实现高速的系统级芯片模拟。
对于系统级芯片的设计,基于周期的模拟是十分必要的。因为如果利用RT级模型进行基于事件的模拟,对于一个包含几百万个晶体管的芯片来说,模拟的速度实在是非常缓慢。另一方面,为了准确模拟由于固定字长而产生的量化与溢出的效应,位精确的模型也是必需的。以第三代手机的设计为例,它必须在现实生活的各种工作环境下进行检验,包括在以各种速度行驶的汽车上,在稠密的市区,以及在距离基站的不同距离上。这些工作环境都影响到接收信号的特征,手机必须通过那些相应条件下的检验方可投入生产。在进行系统模拟时,必须采用数以万计的样本组数据检验。但是,基于事件的RT级模拟每分钟只能处理100组以下的数据,进行一次这样的测试模拟就要化去一周的时间。然而,采用周期精确与位精确的基于周期的模拟,可以把模拟的速度提高30至100倍,用不了两个小时就可以完成一次模拟。
问题是如何获得周期精确与位精确的模型？如果让设计人员从系统的C/C++语言行为设计去生成这种模型相当于进行第二次设计,非常耗费时间。目前市场上有一些基于周期的模拟软件,可以从RT级C/C++代码、Verilog或VHDL表示生成周期精确的模型,但是编写RT级模型代码时必须采用特别的编码规则。学习和掌握这些规则需要若干周的时间。不仅如此,它们生成的周期精确的模型没有解决量化误差和溢出误差可能产生的系统问题。
A｜RT Designer可以从用C/C++语言编写的系统行为模型自动地生成周期精确与位精确的C语言模型,以及自动生成RT级Verilog或VHDL模型。因此,A｜RT Designer不仅可以从C/C++代码生成系统的硬件描述,而且,它的模拟速度也比RT级的模拟要快30～100倍,其原因一方面是模拟不必涉及很多细节,可以在更抽象的级别上进行;另一方面是周期精确的模型掌握了操作执行的确切顺序,可避免许多不必要的操作。
Adelante Technologies公司用C++语言开发了一个高度并行的3G Turbo编码器IP核,该IP核能执行计算强度高而且高度精确的LogMAX算法,其信噪比较3GPP标准至少高0.5分贝。A｜RT Designer帮助完成了采用FPGA和ASIC进行的设计。单芯片FPGA实现的3GPP turbocoder编码器只需要2805个Xilinx Virtex条片以及Virtex XCV400E中的16块RAM。ASIC版本包含6万2千门,7.3KB RAM,时钟频率150MHz,采用Artisan TSMC 0.18μm库。这个编码器通过由A｜RT Designer生成的VHDL和周期精确的C二种模型加以模拟,运行47200次模拟所需的时间采用VHDL模型是2分56秒,而采用周期精确的C模型只需2.11秒,比前者快65倍。
